DS1005
5抽头硅延迟线
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概述
The DS1005 5-Tap Silicon Delay Line reproduces an input logic state at the output after a fixed delay at five equally spaced taps, ranging from 12ns to 250ns. (See table.) Delay accuracy is characterized at ±3% or ±2ns (whichever is greater). Leading and trailing edges are reproduced with equal precision. Each tap is capable of driving up to ten 74LS loads.
关键特性
All-silicon timing delay circuit 5 taps, equally spaced Delay tolerance +2ns or ±3%, whichever is greater Leading and trailing edge accuracy Low-power CMOS with TTL compatibility Vapor phase, IR, and wave-solderability
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1999-11-17
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