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时钟发生器与分配器
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可有效节省成本、空间和功耗的时钟阵列
利用多输出可编程时钟发生器的优势，时钟阵列可以集成少数器件，从而节省了外部元件，有效减小电路板尺寸、降低功耗、节省成本。
封装是最基本的制约条件。
- 振荡器模块只能提供一路输出，因为5mm x 7mm陶瓷封装只有6个引脚。传统的基于振荡器模块的时钟阵列需要单独的扇出缓冲器支持多路输出。
- 时钟发生器IC能够采用各种封装尺寸和多个引脚，较多的引脚数允许扇出缓冲器与时钟发生器集成在一起。除此之外，还可以对时钟发生器进行编程，从一个公共晶体合成产生多个时钟频率，从而替代多个振荡器模块。
PLL技术省去了时钟误差补偿电路。
- 振荡器模块通常具有±50ppm的频率误差，运行在多个相关频率(如312.5MHz和156.25MHz)下的ASIC，可能在两个时钟之间存在较大的频率偏差，例如，这种情况下的偏差会达到±100ppm。为了补偿这些偏差，ASIC内部包含一个基于FIFO的时钟误差补偿电路。
- 时钟发生器能够从一个晶体产生多个谐波频率，时钟之间的时域误差为零，无需在ASIC中设置时钟误差补偿电路。
Maxim的时钟阵列方案
利用Maxim时钟发生器构建时钟阵列，请查看：
从以下网页查看时钟发生器的参数搜索表：
构建大规模时钟阵列时，最经济的方案是采用时钟发生器和扇出缓冲器。Maxim提供全面的LVPECL和LVDS扇出缓冲器，输出通道从2路到15路。
更多信息：
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